接下來，相關(guān)的列地址被選中之后，將會(huì)觸發(fā)數(shù)據(jù)傳輸,，但從存儲(chǔ)單元中輸出到真正出現(xiàn)在內(nèi)存芯片的 I/O 接口之間還需要一定的時(shí)間（數(shù)據(jù)觸發(fā)本身就有延遲,，而且還需要進(jìn)行信號(hào)放大）,，這段時(shí)間就是非常**的 CL（CAS Latency,，列地址脈沖選通潛伏期）。CL 的數(shù)值與 tRCD 一樣,，以時(shí)鐘周期數(shù)表示。如 DDR3-800,，時(shí)鐘頻率為 100MHz，時(shí)鐘周期為 10ns,，如果 CL=2 就意味著 20ns 的潛伏期。不過CL只是針對讀取操作,。

由于芯片體積的原因，存儲(chǔ)單元中的電容容量很小,，所以信號(hào)要經(jīng)過放大來保證其有效的識(shí)別性，這個(gè)放大/驅(qū)動(dòng)工作由S-AMP負(fù)責(zé),，一個(gè)存儲(chǔ)體對應(yīng)一個(gè)S- AMP通道。但它要有一個(gè)準(zhǔn)備時(shí)間才能保證信號(hào)的發(fā)送強(qiáng)度（事前還要進(jìn)行電壓比較以進(jìn)行邏輯電平的判斷）,，因此從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個(gè)時(shí)鐘上升沿開始，數(shù)據(jù)即已傳向S-AMP,，也就是說此時(shí)數(shù)據(jù)已經(jīng)被觸發(fā)，經(jīng)過一定的驅(qū)動(dòng)時(shí)間終傳向數(shù)據(jù)I/O總線進(jìn)行輸出,，這段時(shí)間我們稱之為 tAC（Access Time from CLK，時(shí)鐘觸發(fā)后的訪問時(shí)間）,。

                      圖中標(biāo)準(zhǔn)CL=2,，tAC=1